半加器和全加器的设计

一、实验目的

1、用异或门和与门设计一个1为半加器。

2、用两个半加器和一个或门设计一个1位全加器。

3、用与门逻辑设计一个1位全加器。

二、实验仪器

5V直流电源                      1个

    逻辑开关                       3个

异或门7486                      2个

2输入与门7408                   2个

2输入或门7432                   1个

4输入或门7452                   1个

反相器7404                      1个

1KΩ电阻                        1个

三、实验原理

    半加器只考虑两个1位二进制数相加，而不考虑低位进位数相加。半加器的逻辑函数式为              

式中A和B是两个相加的二进制数，S是半加和，C是向高位的进位数。表1为半加器真值表。

               表1  半加器真值表

显然，异或门具有半加器求和的功能，与门具有进位功能。

全加器除了两个1位二进制数相加以外，还与低位向本位的进位数相加。表2为全加器的真值表。

由真值表可得出逻辑函数式

式中，A_i和B_i是两个相加的1为二进制数，C_i-1是由相邻低位送来的进位数，S_I是本位的全加和，C_I是向相邻高位送出的进位数。

四、实验内容

1、根据半加器的逻辑函数式和真值表用异或门和与门设计一个1位半加器，在EWB平台上建立半加器的逻辑电路。

2、在半加器的A、B输入端连接两个逻辑开关，输出端S、C连接两个逻辑探头。

3、单击仿真开关运行动态分析对照半加器真值表，根据逻辑开关的状态明暗变化，检验半加器是否能够正常工作。

4、根据全加器的真值表和逻辑函数式用两个半加器和一个或门设计一个1位全加器，在EWB平台上建立全加器的逻辑电路。

5、在全加器的A_I、B_I、和C_I输入端连接三个逻辑开关，S_I和C_I输出端连接两个逻辑探头。

6、单击仿真开关运行动态分析，对照全加器真值表，根据逻辑开关的状态和逻辑开关探头的明暗变化，检验全加器是否能够正常工作。

7、根据全加器的真值表和逻辑函数式，用与或逻辑设计一个最简单的1位全加器，在EWB平台上建立全加器的逻辑电路。

8、重复步骤5、6。